APU AMD Ryzen Zen 6 « Medusa » : la bibliothèque ray-tracing HIPRT 3.2 confirme un duo de GPU RDNA 4m et RDNA 3.5
Neuf mois après la branche 3.1 parue en janvier dernier, les ingénieurs d’AMD viennent de publier la mise à jour majeure HIPRT 3.2.0 sur le dépôt officiel GPUOpen. Derrière cette bibliothèque C++ chargée d’accélérer le calcul des rayons lumineux et des hiérarchies de volumes englobants (BVH), le code source prépare déjà le terrain pour la génération de processeurs mobiles et de bureau AMD Ryzen Zen 6 « Medusa ».
Les notes de version et les scripts de précompilation du SDK inscrivent noir sur blanc trois nouvelles cibles matérielles regroupées sous l’étiquette Medusa : les identifiants graphiques gfx1170, gfx1171 et gfx115E. Cette nomenclature lève le voile sur la répartition des architectures d’iGPU qui équiperont les futurs ordinateurs portables et machines compactes de la marque.
RDNA 4m (gfx1170 et gfx1171) et RDNA 3.5 (gfx115E) : une architecture graphique à deux vitesses
En inspectant le fichier de configuration des cibles compilées par Clang au sein du SDK HIP d’AMD, on distingue nettement deux familles de puces graphiques intégrées au sein de la gamme Zen 6 Medusa. Les identifiants gfx1170 et gfx1171 correspondent à la branche RDNA 4m, tandis que la référence gfx115E s’inscrit dans la lignée directe de l’architecture RDNA 3.5 (qui propulse déjà les puces Strix Point gfx1150/gfx1151 et Krackan gfx1152/gfx1153).
Cette coexistence confirme qu’AMD adopte une segmentation hybride pour ses prochains APU clients, dans le prolongement de la stratégie déjà observée sur le Ryzen AI 7 HX 455 et sa Radeon 890M à 16 unités de calcul. Les déclinaisons monolithiques d’entrée et de milieu de gamme conserveront un bloc RDNA 3.5 optimisé (stepping hexadécimal E), alors que les paliers supérieurs inaugureront les unités RDNA 4m dotées d’instructions matricielles enrichies.
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Ce que révèle le code source C++ sur le moteur matériel RTIP 2.0 et le bug hexadécimal de gfx115E
L’examen du fichier système Context.cpp de la bibliothèque officielle AMD HIP Ray Tracing apporte un éclairage technique déterminant sur les capacités réelles de ces puces en ray-tracing. Dans la fonction d’attribution getRtip(), AMD classe toutes les architectures dont l’identifiant est compris entre 0x1100 et 0x11FF sur le niveau matériel RTIP 2.0 (Ray Tracing IP 2.0).
Concrètement, les iGPU Medusa gfx1170, gfx1171 et gfx115E conservent un arbre BVH à facteur de branchement de 4 (contre un facteur de branchement de 8 et le décodage différé des normales du moteur RTIP 3.1 réservé aux cartes dédiées RDNA 4 de bureau gfx1200 et gfx1201). Le maintien de RDNA 4m dans la famille gfx11xx prouve qu’il s’agit d’une évolution ciblée de l’architecture GFX11 greffant les avancées d’accélération matricielle (WMMA et formats FP8/BF8), indispensables pour accompagner le déploiement de l’upscaling FSR 4.1 sur les puces Radeon et Ryzen sans alourdir la surface de silicium.
Détail révélateur dans les correctifs de cette version 3.2.0 : l’introduction de la cible gfx115E a obligé les développeurs d’AMD à réécrire le parseur d’identifiants GPU. L’ancienne conversion décimale s’arrêtait net devant la lettre E et tronquait la puce en 115, faussant le calcul de la taille des wavefronts (32 lanes en mode wave32).
Refonte de l’API 3002, cisaillement SRT et compatibilité CUDA 13
Au-delà de l’activation des futurs APU Zen 6, cette mouture estampillée HIPRT API 3002 introduit des changements structurels majeurs qui imposent la recompilation des moteurs 3D et logiciels de rendu comme Blender Cycles :
- Nouvelle géométrie des trames SRT (
hiprtFrameSRT) : l’ajout d’un paramètre de cisaillement (shear) entre l’échelle et la translation fait passer la taille de la structure de 48 à 64 octets, avec un alignement mémoire relevé à 64 octets. - Lecture directe des transformations d’instances sur le GPU : quatre nouvelles fonctions permettent d’interroger les matrices de transformation objet-monde directement depuis le code exécuté sur la puce graphique, aussi bien sur deux niveaux que sur des hiérarchies multi-niveaux (MLAS).
- Support de CUDA 13 et isolation du SDK Windows : HIPRT 3.2.0 met à jour ses compilateurs dynamiques
hipRTCetcomgren version 7.1, prend en charge CUDA 13 pour les pipelines hybrides, et empêche désormais les bibliothèques du pilote graphique présentes dans le dossierSystem32de Windows d’écraser celles du SDK de développement.
Mon banc d’essai : pourquoi le maintien du moteur RTIP 2.0 sur Medusa appelle à la mesure
En épluchant les tables de routage de Context.cpp dans cette mise à jour 3.2.0, un point technique me saute immédiatement aux yeux : le maintien de gfx1170 et gfx1171 sous le seuil 0x1200. Cela signifie que même les variantes Medusa dotées du nouvel iGPU RDNA 4m continueront d’utiliser les unités d’intersection de rayons RTIP 2.0 (arbre BVH d’arité 4) de RDNA 3, et non le bloc RTIP 3.1 (arité 8) des cartes de bureau Radeon RX 9070.
Sur une enveloppe thermique contrainte entre 15 et 54 watts dans un PC portable fin ou une console portable, ce compromis d’ingénierie est pourtant d’une logique implacable. Doubler la taille des nœuds BVH en matériel coûte cher en surface de die, alors que l’ajout ciblé des instructions matricielles FP8 sur une base GFX11 éprouvée permettra d’encaisser l’upscaling par IA tout en laissant les nouvelles routines logicielles de HIPRT 3.2 optimiser la traversée des rayons.
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Passionné de hardware et de jeu vidéo, Arthur « Heimdall » navigue entre la France et l'Angleterre où il travaille dans la vente de solutions logicielles B2B. Diplômé d'école de commerce et passionné de bancs d'essai, il monte et démonte des PC depuis son enfance, traquant chaque degré thermique et chaque milliseconde de latence d'affichage. Joueur éclectique passé par Assassin's Creed et Roblox, c'est sur les raids de World of Warcraft qu'il a rencontré Grimtag et Chaya avant de rejoindre l'aventure Pro-Gamer.
