DRAM 1-delta, 3D NAND à 400 couches et High-NA EUV : ce que la feuille de route de Micron prépare pour vos PC d’ici 2030
Alors que les lignes de production mondiales de mémoire vive tournent à plein régime pour alimenter les accélérateurs dédiés à l’intelligence artificielle, Micron Technology vient de lever le voile sur sa feuille de route technologique jusqu’à l’horizon 2030. Emmené par son président et directeur technologique Scott DeBoer, le fondeur américain détaille une stratégie de rupture : abandon définitif des cellules 4F², lancement du nœud DRAM 1-delta (1δ) et de la 3D NAND G11 à plus de 400 couches dès le second semestre 2027, adoption du collage de wafers, intégration de la lithographie High-NA EUV et retour en force du silicium sur mesure avec les futures cHBM4E et vHBM.
DRAM 1-delta, collage de wafers et High-NA EUV : pourquoi Micron tourne le dos au 4F² en attendant la 3D DRAM
Le premier enseignement majeur de cette présentation technique concerne l’architecture même des futures barrettes de mémoire vive. Après deux décennies de recherche interne, Micron a pris la décision d’abandonner la topologie de cellules 4F², pourtant poursuivie par ses concurrents asiatiques comme Samsung, SK hynix et CXMT. Pour Scott DeBoer, les gains de densité promis par le format 4F² relèvent en grande partie du mythe industriel, car le véritable goulot d’étranglement physique réside dans l’espacement des condensateurs à l’échelle de l’angström. Le constructeur préfère donc pousser son architecture planaire 6F² actuelle tout en préparant deux générations parallèles de mémoire empilée verticalement, baptisées 3D1 et 3D2 (3D DRAM).
Sur le plan industriel, la transition s’opère par étapes successives à partir du nœud 1-gamma (1γ), actuellement produit en grand volume et premier procédé de la marque à exploiter la gravure EUV standard. Dès le second semestre 2027, les usines américaines du groupe lanceront la production de masse du nœud 1-delta (1δ). Ce procédé affichera une hausse de densité binaire d’environ 20 à 25 % par rapport au 1γ grâce à des transistors CMOS à grille métallique High-K (HKMG) de nouvelle génération et de nouveaux matériaux. Il servira de socle aux futurs modules DDR6 (qui visent le doublement de la bande passante de la DDR5), à la mémoire LPDDR6 (optimisée avec Meta pour réduire la consommation électrique de 35 % face à la LPDDR5) ainsi qu’à la mémoire graphique et aux piles HBM5.
Au-delà de 2027, la feuille de route planaire aligne trois nœuds supplémentaires qui repoussent les limites atomiques du silicium. Le procédé 1-epsilon (1ε) introduira le collage de wafers (wafer bonding) directement au sein de la DRAM, permettant de graver les structures logiques et les cellules mémoire sur des galettes séparées avant de les assembler. Viendra ensuite le nœud zeta-angstrom (ζÅ) à l’horizon 2030, qui marquera l’entrée en scène de la lithographie High-NA EUV déjà courtisée par les fondeurs de processeurs en 1,4 nm, avant une génération exploratoire eta-angstrom (ηÅ) combinée à des transistors 3D CMOS capables de multiplier par dix les performances logiques périphériques entre 2020 et 2030.
HBM4E sur mesure et vHBM verticale : comment l’appétit de l’IA redessine les GPU et la RAM de nos PC
L’autre virage stratégique dévoilé par les ingénieurs de Boise réside dans la généralisation du silicium personnalisé (Custom Silicon). À partir de la génération Custom HBM4E (cHBM4E), puis avec la HBM5E, Micron ne se contentera plus de vendre des piles mémoire standardisées. Le fondeur co-conçoit désormais avec ses clients la puce logique de base (base die), gravée à l’aide de procédés CMOS avancés issus de fonderies externes, afin d’y déporter des blocs de calcul autrefois logés directement dans le GPU ou l’ASIC. Cette approche libère une surface précieuse sur le processeur graphique tout en réduisant la latence et la dissipation thermique.
Plus impressionnant encore, Micron prépare l’arrivée de la mémoire vHBM (vertical HBM) et de sa variante basse consommation vEIM (vertical Edge Inference Memory). Au lieu de placer les piles mémoire à côté du processeur sur un interposeur classique, la technologie vHBM empile la mémoire directement au-dessus du GPU ou du CPU par liaison hybride (hybrid bonding) avec des dissipateurs thermiques intégrés. La première génération de mémoire vEIM cible ainsi une bande passante de 2 To/s (comparable à la HBM4) tout en consommant moins d’un picojoule par bit transféré (< 1 pJ/bit). Alors que la demande des centres de données propulse les revenus des géants du semi-conducteur vers des sommets historiques, cette mobilisation des wafers au profit de la HBM explique pourquoi les kits DDR5 grand public restent sous forte tension tarifaire en Europe.
3D NAND G11 à plus de 400 couches : un saut direct fin 2027 pour les SSD PCIe 5.0 et PCIe 6.0
Du côté du stockage Flash, Micron crée la surprise en faisant totalement l’impasse sur une génération G10 intermédiaire. Le fabricant passera directement de sa mémoire 3D NAND G9 (procédé N160 à 276 couches) actuelle à la 11e génération G11 (procédé N170), dont la production en volume démarrera elle aussi au second semestre 2027. En franchissant le cap des 400 couches actives grâce au collage wafer-on-wafer (séparant la galette des cellules de stockage de celle des circuits CMOS d’entrée/sortie), la G11 doublera la densité surfacique des puces TLC pour passer d’environ 21 Gb/mm² à 42 Gb/mm².
Pour les joueurs PC et les stations de travail, les gains de bande passante s’annoncent tout aussi spectaculaires : la vitesse d’interface I/O progressera de 50 %, grimpant de 3 600 MT/s sur la G9 jusqu’à 5 400 MT/s sur la G11, tout en abaissant de plus de 25 % l’énergie consommée par bit transféré. En parallèle des futurs SSD pouvant atteindre 512 To en environnement serveur, Micron développe deux nouvelles branches spécialisées : la High-IOPS AI NAND (basée sur des blocs SLC ultra-rapides capables de délivrer entre 25 et 100 millions d’IOPS) et la High-Bandwidth AI NAND, empilée via des interconnexions TSV sur une base logique. En attendant l’arrivée de ces puces G11 en 2027, la vitrine grand public du groupe sur nos cartes mères AM5 et LGA1851 reste incarnée par le SSD Crucial T705 2 To PCIe 5.0 NVMe, actuellement affiché à partir de 360,25 € TTC chez les marchands français.
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Récapitulatif de la feuille de route mémoire et stockage de Micron (2026 à 2030)
| Technologie / Nœud | Architecture et Innovations clés | Calendrier de production | Cibles et Impact PC / Hardware |
|---|---|---|---|
| DRAM 1-gamma (1γ) | Cellules 6F², première lithographie EUV chez Micron | En production de masse (2026) | Kits DDR5 rapides, LPDDR5X et HBM3E |
| DRAM 1-delta (1δ) | Cellules 6F², CMOS HKMG avancé, densité +20 à +25 % | Second semestre 2027 (usines US) | DDR6 (débit 2x DDR5), LPDDR6 (-35 % d'énergie), GDDR, HBM5 |
| DRAM 1-epsilon (1ε) et ζÅ / ηÅ | Wafer bonding (1ε), puis High-NA EUV (ζÅ) et 3D CMOS | Fin de décennie / 2030+ | Poursuite de la miniaturisation planaire sans passer au 4F² |
| 3D DRAM (3D1 et 3D2) | Empilement vertical des cellules DRAM | En développement parallèle | Successeur à long terme de la DRAM planaire |
| cHBM4E, vHBM et vEIM | Base logique sur mesure et empilement direct sur GPU/CPU | 2027 à 2030 | 2 To/s à < 1 pJ/bit (vEIM), accélérateurs IA et futurs APU/GPU |
| 3D NAND G11 (N170) | 400+ couches, wafer-on-wafer bonding, 42 Gb/mm² | Second semestre 2027 | Interface à 5 400 MT/s (+50 %), -25 % d'énergie/bit pour SSD PCIe 5.0/6.0 |
Mon avis sur cette fiche technique
En décortiquant cette feuille de route présentée par Scott DeBoer, je retiens deux réalités très concrètes pour nos configurations de jeu. La première est rassurante sur le plan du stockage : en sautant directement la case G10 pour amener la 3D NAND G11 à plus de 400 couches et 42 Gb/mm² dès la seconde moitié de 2027, Micron va doubler la quantité de gigaoctets extraite de chaque wafer tout en réduisant de 25 % la chauffe liée aux transferts. C'est exactement ce qu'il nous fallait pour démocratiser les SSD NVMe PCIe 5.0 de 4 To et 8 To sans avoir besoin d'un radiateur démesuré sur la carte mère. Nous n'avons pas encore eu ce matériel entre les mains à la rédaction : si le constructeur souhaite nous confier un exemplaire de test pour le passer sur notre protocole complet en conditions réelles, notre banc d'essai lui est grand ouvert.
En revanche, le signal envoyé sur la mémoire vive demande beaucoup plus de vigilance pour votre portefeuille. Le retour du silicium sur mesure avec la cHBM4E et l'empilement direct vHBM montre que les géants de l'IA verrouillent désormais les capacités de gravure de Micron dès l'étape de la conception des puces. Comme chaque wafer consacré à la HBM consomme environ trois fois plus de surface de silicium qu'un wafer de DDR5 classique, je vous déconseille d'attendre une chute miraculeuse des tarifs de la RAM d'ici l'entrée en lice du nœud 1-delta fin 2027 : si vous montez ou faites évoluer un PC cette saison, sécurisez votre kit DDR5 ou votre SSD rapide dès qu'une offre cohérente se présente.
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Passionné de hardware et de jeu vidéo, Arthur « Heimdall » navigue entre la France et l'Angleterre où il travaille dans la vente de solutions logicielles B2B. Diplômé d'école de commerce et passionné de bancs d'essai, il monte et démonte des PC depuis son enfance, traquant chaque degré thermique et chaque milliseconde de latence d'affichage. Joueur éclectique passé par Assassin's Creed et Roblox, c'est sur les raids de World of Warcraft qu'il a rencontré Grimtag et Chaya avant de rejoindre l'aventure Pro-Gamer.
